10nm - Intel en Innovatie (1/2)

Door witeken op vrijdag 20 november 2015 20:29 - Reacties (4)
Categorie: -, Views: 3.378

Noot: dit artikel is in twee delen opgesplitst vanwege de karakterlimiet van 65k. Daarnaast wil ik even melden dat ik het artikel niet heb nagelezen, waardoor de kwaliteit ondermaats zou kunnen zijn (zie de disclaimer op het einde in deel 2). De bronnen bevinden zich ook in deel 2.

In-depth: 10nm – Intel en Innovatie

Intel is niet meteen het populairste bedrijf. Mensen merken op dat processors niet veel sneller worden en dat het bedrijf een monopolistisch marktaandeel heeft; dus één plus één maakt twee. Recentelijk draaien die negatieve gevoelens rond het uitstel van 10nm. Dat komt in dit artikel, dat deels voortbouwt op het vorige, aan bod. Ook Intels innovatie wordt besproken en Moore’s Law komt opnieuw om de hoek kijken net als vergelijkingen met TSMC en Samsung – spektakel dus alvast verzekerd*.

Ontwetendheid II

In mijn vorige blog over halfgeleiders [0] ben ik begonnen met een stukje over onwetendheid. Onwetendheid is iets waar je niets aan kan doen. Je kan per definitie niet weten wat je niet weet. Op zich is onwetendheid dus niets slechts: wie open staat voor informatie kan heel wat leren. Helaas is dat niet het volledige verhaal van onwetendheid bij mensen – en het is eigenlijk onvermijdelijk dat ik het daar in een blog met als titel Wisom over moet hebben. Het is nog een stukje complexer. Het is namelijk eigen aan de menselijke psychologie dat mensen zich, algemeen gesteld, gaan hechten aan dingen. Evolutionair gezien kan dat bijvoorbeeld je ouders zijn, of grotere groepen, waarbij er een “wij versus hen”-mentaliteit tegenover andere groepen kan ontstaan, wat zou kunnen leiden tot xenofobie.

Hetzelfde zie je ook in de sport. Mensen kiezen meer of minder arbitrair, in feite bijna reflexief, een team waar ze sympathie voor hebben en heel hun leven trouw voor supporteren, in plaats van gewoon van het spel te genieten. Als dát team goed bezig is en overwint, zullen zij blij zijn alsof ze zelf winnen; en vice versa. Hetzelfde krijg je ook in de economie. Ook daar investeren mensen zich emotioneel in bedrijven. Dit uiteraard omdat mensen geld (en dus tijd) in een bepaald product stoppen. Als dat product goed werkt zullen ze daar uiteraard tevreden voor zijn, en is de kans dat de persoon trouw gaat worden aan het bedrijf van het product waar ze vertrouwd mee zijn. Een bekend voorbeeld is de consolestrijd Ps4 versus Xbox One. Ik heb voor de release vele mensen op GoT gezien die hun pre-order aan het verdedigen waren en de aanhangers van de andere console het vuur aan de schenen legden.

Dit fenomeen gaat des te meer op voor een geconsolideerde markt, waar nog twee ŕ drie spelers overblijven. Je krijgt dan kamp Intel en kamp AMD. Zelfs al wil je neutraal blijven zullen mensen toch de neiging hebben om je in één van beide hokjes in te delen. Of je krijgt een vocale minderheid van de underdog. In elk geval, door die tweestrijd kunnen er erg sterkte emoties ontstaan langs beide kanten [2].

Vandaar dat ik huidige blog wil openen met volgende quote, die geschreven is door iemand uit de forums van AnandTech en die ik wel de moeite waard vond om bij te houden:

“We need people to debunk misinformation, regardless of brand.”

Dat is waar deze blog in het spel komt. Het is één ding om onwetend te zijn over de nuances van een onderwerp, maar het is iets totaal anders om je te laten beďnvloeden door je emoties en je meningen daarop te baseren. Emoties, dames en heren, hebben een heel andere functie: een sociale functie, voornamelijk. Door je te baseren op emoties ga je nooit een objectief antwoord kunnen geven op vragen. Maar dat is voer voor een blog die op dit moment nog WiP is ;).

In elk geval, wanneer je meningen vormt en deelt enkel op basis van negatieve emoties voor een bepaald bedrijf, ben je niet onwetend; dan verspreid je misinformatie. Die negatieve emoties zijn hier een invulling van de ‘algemene waarheden’ waar ik het in vorig artikel over had; als je antipathie voor een bedrijf koestert om wat voor reden dan ook en dat bedrijf doet iets wat negatief ontvangen wordt, dan ga je allicht denken dat dat bedrijf dat doet omdat het zo’n gemeen bedrijf is.

Ook Intel is geen uitzondering op de zegswijze dat hoge bomen veel wind opvangen. Intel is een bedrijf met >$50B jaaromzet en hoge marges die boven de 60% schommelen en dat op de processormarkt een aandeel heeft richting de 90% en in het datacenter richting de 95%. Mensen weten dat als er concurrentie is bedrijven gaan proberen elkaar af te troeven met technologische innovatie. Dus, zo gaat de algemene wijsheid, wanneer die concurrentie er niet is, krijg je een bedrijf dat haar innovatiemachine stopzet en de winst laat binnenstromen.

Dat is inderdaad een plausibele verklaring (al dan niet met gebruik van wat confirmation bias). Het probleem is dat het hier niet over het eerste het beste bedrijf gaat, maar over de grondlegger en vlaggendrager van Moore’s Law, met vooral de nadruk op dat laatste. Zoals ik in vorig artikel heb gezegd is Moore’s Law fundamenteel een economische wet. Dat heeft enkele interessante gevolgen waar ik in huidig artikel dieper op in zal gaan.

Economische wet en Intels 10nm: een ‘historische’ zoektocht
Met transistors kan je heel wat doen. Je kan er eigenlijk nooit genoeg van hebben omdat je er steeds betere chips mee kunt maken (zolang je het verbruik binnen de perken weet te houden). Met snellere chips kan je betere software draaien en een aangenamere ervaring voor de consument bieden. Dat zijn de producten die goede reviews zullen krijgen en die consumenten zullen kopen. Er is dus duidelijk een klassieke impuls (het aftroeven van andere bedrijven) om transistors kleiner en beter te maken zodat je er meer op je chip kan plaatsen.

Beschouw volgende afbeelding van Intel die ik ook in vorige blog heb getoond en waar ik nu specifiek de aandacht op wil vestigen.

http://www.kitguru.net/wp-content/uploads/2015/06/intel_semiconductor_reduction_cost_chip_manufacturing.png
http://www.kitguru.net/wp...st_chip_manufacturing.png

Het is uiteraard niet zo simpel. Om transistors kleiner te maken moet je blijven investeren in innovatie, wat zijn kosten met zich meebrengt. Ook het bouwen van fabs blijft duurder worden en zal met EUV zeker niet dalen. Die stijgende kosten hebben de consolidatie van het laatste decennium veroorzaakt:

http://blogs-images.forbes.com/rogerkay/files/2014/11/Number-of-Players-with-a-Leading-Edge-Fab-1940x1164.jpg
http://blogs-images.forbe...ng-Edge-Fab-1940x1164.jpg

Daarnaast zie je vooral de laatste paar nodes dat de prijs oppervlakte eveneens redelijk wat stijgt per node, tot zo’n dertig procent, voornamelijk door het toegenomen gebruik van multiple patterning (waarbij men de wafer meerdere keren moet belichten, voor kleinere feature siezes). Gelukkig daalt de oppervlakte per transistor veel meer, waardoor je in het algemeen een dalende trend krijgt in het rechter lid van de vergelijking. Dat is de wet van Moore. Het is die trend die bepaalt hoeveel extra transistors je tegen dezelfde prijs op een chip kunt plaatsen (mits gelijke yields), of hoeveel technologie goedkoper wordt bij gelijke mogelijkheden (verbruik en snelheid buiten nog beschouwing gelaten).

Als we dan de aandacht op 10nm en 7nm vestigen, zien we dat Intel verwacht dat beide nodes, net als 14nm (zie vorig artikel), onder de trendlijn zal liggen. Zelfs zonder EUV verwacht Intel dat te kunnen (mits yields ook gelijk blijven). Desondanks is er optimisme in de industrie voor 7nm: zo lijkt het dat Intel, dat in 2012 trouwens al $4.1 in ASML en EUV-ontwikkeling heeft geďnvesteerd [3], al 15 EUV-machines heeft besteld (ASML sprak over een Amerikaans bedrijf). Die slide over 10nm en 7nm is trouwens niet in een vacuüm gepubliceerd. Hieronder het commentaar dat William Holt, verantwoordelijke is voor de manufacturing, erbij gaf:
“So I think you talk about the cost chart where at the very end I put a few little dotted points. That was intentially ambiguous. What we want to make clear to you is that we believe that the cost reduction historical trend can be continued. So we're extending the dotted line on the historical trend. What we didn't say is exactly how far below that line we think we'll be and how that trend will be [compared to] the previous generation exactly because that stuff we don't know. It will be below the historical trend, that much we know. [...] Yes [we can get below that line without EUV], but I don't want to: I want to be further below the line.”
Dat was exact een jaar geleden op de Investor Meeting op 20 november. De Investor Meeting dit jaar is 19 november. Een maandje later op IEDM zei Intel Fellow Mark Bohr, een veteraan bij Intels halfgeleidertak, volgende:
“In development and research, we see scaling continues at least another 10 years, which is the same answer we gave 10 and 30 years ago. It’s [always] hard to see beyond 10 years.
Although it gets harder every time, we are still developing technology that’s lower cost-per-transistor than the previous node. I remember when one micron was terrifying to us.
Today our 22 nm process is Intel’s highest yielding, lowest defect technology. In a year or so, our 14 nm process will match that, but it will take a lot of work.”

The heady challenges of design at 14 nm made the node later than expected for Intel, closer to a three-year than to Intel’s typical two-year cadence. “We don’t expect we’ll have similar problems at 10 nm, because we’ve learned and we’re trying harder,” he said.
Typisch heeft een halfgeleiderbedrijf steeds een zicht op de komende tien jaar wat de ontwikkeling van procedés betreft. Zeker wat fundamentele wijzigingen betreft wordt er grofweg een decennium aan onderzoek en ontwikkeling gedaan voor het geproduceerd wordt voor consumenten. Een voorbeeld is de FinFET [4]. In de halfgeleiderindustrie zijn (trouwens net als bij accu’s) heel veel ideeën om ze beter te maken. Wat een bedrijf als Intel dus gaat doen is een wijd net van technologieën spannen om te bekijken of ze potentiaal hebben en vervolgens welke ontwikkeld kunnen worden binnen de verwachte tijdspanne om op grote schaal geproduceerd te kunnen worden zonder veel defecten. Er wordt uiteindelijk één keuze gemaakt waar men volop op inzet.

Bij 14nm lag het probleem echter niet bij de FinFET maar bij het gebruik van double patterning. Hoewel je theoretisch zelfs iets octuple patterning zou gebruiken voor een toekomstig procedé, is het verre van ideaal. Het kost meer tijd om meerdere keren de wafer te belichten, je hebt meer masks nodig (een mask is het patroon met de lijntjes die belicht moeten worden) die niet goedkoop zijn en het zorgt voor defecten die je heel moeilijk kan detecteren en oplossen.

Een procedé start altijd bij een yield van 0%. Het is de taak van de ingenieurs om het ‘recept’ te optimaliseren opdat de dichtheid van fouten richting nul nadert en de yields dus richting 100%.

Ik kan het trouwens niet laten hier een kleine intermezzo tussen te stoppen. Vooral op Tweakers hoor je vaak reacties van mensen die trots op ASML zijn (ook al is het bedrijf er niet in geslaagd EUV klaar te maken tegen 2009 zoals de industrie had gehoopt). Het is uiteraard fijn dat een Nederlands bedrijf (voor de Belgens onder ons heb je Imec) helpt bij Moore’s Law, maar de reden is niet altijd correct. Ten eerste is ASML niet het enige bedrijf dat tools ontwikkelt voor de productie van chips – lithografie vormt maar een deel van de honderden stappen. Overigens heb je naast ASML nog Nikon als kleinere speler voor lithografiemachines, en ook Canon wilt in de nabije toekomst plekje veroveren met een andere technologie [5]. In de toekomst is men ook naar het kijken naar DSA of Directed Self Assembly en EBL of Electron Beam Lithography; hoewel die ASML niet irrelevant zullen maken aangezien lithografie ook heel goed werkt voor grotere lagen van de interconnect, zouden die in de toekomst ook wel eens een rol kunnen spelen, en ik weet niet of ASML bij de technologieën een rol speelt. Begrijp me trouwens niet verkeerd dat ik ASML zou proberen te bagatelliseren. Ik wil alleen maar aantonen dat ASML slechts één van de vele schakels is in de jigsaw puzzle die de leading edge halfgeleiderindustrie is.
Een ander groot bedrijf dat ook een rol speelt is Applied Materials, waar ExtremeTech een heel mooi artikel over heeft, toepasselijk getiteld “The unsung hero of Silicon Valley” [6]. Wie meer over die esoterischer bedrijven en problemen en aspecten uit de industrie wilt lezen kan SemiEngineering volgen, maar voor de gemiddelde lezer spelen die kleinere zaken natuurlijk van geen belang. De kern blijft uiteindelijk dat je een technologie als EUV of desnoods multiple patterning nodig hebt om chips te kunnen verkleinen, en de leverancier daarvan is het Eindhovense ASML.

Ten tweede heb ik de indruk dat vele mensen denken dat als je maar die tools van ASML en dergelijke hebt, je meteen kan produceren. Of andersom dat mensen niet beseffen dat het meeste werk om een procedé werkend te krijgen gedaan moet worden door de chipfabrikant zelf (al bieden bedrijven ook ondersteuning voor hun machines). Ik hoop dat mijn uitleg heeft aangetoond dat dat niet zo is. Op SemiEngineering lees ik meestal dat de beschikbaarheid van geschikte tools niet de bottleneck vormt voor het introduceren van technieken als bijvoorbeeld FinFET of III-V-materialen, etc. Om nu mijn uitleg te hervatten..

Als je oorzaak van alle defecten niet snel genoeg kan oplossen, zal het langer duren vooraleer een procedé commercieel vatbaar is. Het logische gevolg is dus uitstel van de geplande cadans van een nieuw proces elke twee jaar.

Dit is wat er gebeurd is bij 14nm. Beschouw volgende afbeelding van het verloop van Intels 14nm. De eerste is van de Investor Meeting in november 2013, de tweede een jaar later.

http://images.dailytech.com/nimage/Intel_Update_14_nm_Yield.png
http://images.dailytech.c...el_Update_14_nm_Yield.png

In juni ’13, ongeveer een half jaar voor Intel 14nm in productie wilde laten gaan, sloeg het noodlot toe. Of misschien eerder als je met 22nm vergelijk. Of als je naar de trendlijn kijkt, die gezond is, moest het nood toeslaan. Zo is de trendlijn namelijk helaas niet gegaan, zal hierna blijken. Merk trouwens de dubbele ~ op linksonder. Die geeft aan dat de 0% yield nog een “lange weg naar beneden is” om te parafraseren. Het is slechts een vage uitsnede. Dat is niet verwonderlijk aangezien yields zowat het meest geheime aspect uit de hele industrie zijn. Vorig jaar liet Intel overigens weten dat 22nm haar beste yieldende proces ooit is, dus er is hoge lat om te evenaren.

http://img.hexus.net/ryan/images/news/intel/cpu/14nm/2a.jpg
http://img.hexus.net/ryan/images/news/intel/cpu/14nm/2a.jpg of http://semiaccurate.com/a...08/Intel_22_14_yields.jpg

Zoals je kan zien ligt het probleem uitsluitend bij de yield, die gewoon extreem moeilijk blijkt te zijn om dat laatste beetje te evenaren. Dit uit zich in de (verwachte) productiekosten:

http://g.foolcdn.com/editorial/images/152390/cost-curve.png
http://g.foolcdn.com/editorial/images/152390/cost-curve.png

Let wel dat de correcte vergelijking met Ivy Bridge is: beide zijn Ticks, en Broadwell had twee jaar na IB moeten komen.
Intel stond historisch sinds jaar en dag bekend als het bedrijf met de beste yields en yield learning. Ik herinner me bijvoorbeeld een comment van iemand op SeekingAlpha in 2013 die bij zowel Intel als ik dacht Samsung of TSMC had gewerkt, maar die heb ik niet meer teruggevonden. Intel staat echter wel publiekelijk bekend om zijn ‘Copy Exactly!’-methode [27]. Dat houdt tot en met het uitroepteken volkomen in wat er staat: alles wordt gekopieerd [28]. Dus alle fabrieken van Intel zijn exact [pun intended] hetzelfde. Intel voerde deze uiterst rigoureuze tactiek in na problemen met de 0.5µm node. Onder de afbeelding nog twee extra die Intels yield learning aantonen (als de trendlijn naar beneden gaat betekent dit dat de inverse, namelijk het gemiddeld aantal defecten per oppervlakte, wordt weergegeven dat uiteraard daalt).

http://www.intel.com/content/dam/www/public/us/en/images/diagrams/die-yield-log-chart.gif
http://www.intel.com/cont...s/die-yield-log-chart.gif

https://nikonereview.com/ereview/spring_2011/images/art2_image_5.jpg
https://nikonereview.com/...1/images/art2_image_5.jpg

http://regmedia.co.uk/2012/09/13/defect_density_large.jpg
http://regmedia.co.uk/2012/09/13/defect_density_large.jpg

Om toch nog even op die tools terug te komen. Een (op zich wel belangrijke) tak van de halfgeleiderindustrie die om logische redenen helemaal niet belicht wordt door de media is de metrologie [7]. Ook daar is het evident dat het elke keer moeilijker wordt om de metingen te doen. Een voorbeeld uit de mask metrology [8]:
Mask metrology, the science of measuring the key parameters on the mask, is becoming a new challenge. On this front, mask makers are concerned about the critical dimensions (CDs), registration and other issues on the photomask.
[…]
Mask metrologists face several challenges. First, the mask is becoming more complex and the features are getting smaller at each node. Second, the specs are getting tighter. Third, the number of masks per mask-set are increasing at each node. And finally, each mask layer within the mask-set must be perfectly aligned.

As a result of these trends, mask makers must take more measurements than ever before with the various metrology tools. “The measurement numbers per mask are exploding. We may measure the mask at 200 places, but some customers want to measure 5,000 places,” said Naoya Hayashi, a fellow at Dai Nippon Printing (DNP).
Om nu terug te komen de quote van Mark Bohr in december 2014 tijdens IEDM. Toen was hij nog optimistisch en zei dus dat hij geen problemen als bij 14nm verwachtte, al is het uiteraard onmogelijk te weten wat er precies gaande was en is. In elk geval leek hij aan te geven dat 10nm in de tweede helft van 2016 zou komen, juist zoals ook CFO Stacy Smith leek aan te geven in november. Hij zei dat Intel in Q4’14 zou beginnen met het starten van het gereedmaken van de fabs voor 10nm, wat je ook effectief in de kwartaalresultaten terugzag. In elk geval in die van Q4 leek alles nog normaal met iets verhoogde kosten die in Q1 en Q2 van dit jaar hun toppunt hadden moeten bereiken. Ik houd de spanning er nog even in, want rond half februari kwam er opnieuw hoopvol en bevestigend nieuws voor 10 nanometer. Het evenement in kwestie is hier ISSCC. Ik citeer AnandTech:
It was explained that while 10nm will have more masking steps than 14nm, and the delays that bogged down 14nm coming late to market will not be present at 10nm – or at least reduced. We were told that Intel has learned that the increase in development complexity of 14nm required more internal testing stages and masking implementations was a major reason for the delay, as well as requiring sufficient yields to go ahead with the launch. As a result, Intel is improving the efficiency testing at each stage and expediting the transfer of wafers with their testing protocols in order to avoid delays. Intel tells us that that their 10nm pilot lines are operating 50% faster than 14nm was as a result of these adjustments. So while the additional masking steps at 10nm which ultimately increases fixed costs, Intel is still quoting that their methods results in a reducing in terms of cost per transistor without needing a completely new patterning process.
Het eerste slechte nieuws kwam in april met de resultaten voor Q1’15. In elk geval bij wie aandachtig was had toen een belletje moeten rinkelen:
+ 1.0 point: Lower factory start-up costs
Dit staat onder de gross margin reconciliation en geeft aan dat de gross margin in Q1 1.0 punten hoger was dan in Q4 voorspeld wegens minder uitgaven voor de 10nm-fabrieken. De start-up had wel degelijk een invloed op de gros margin van -0.5 punten in Q1, maar was tegelijk wel 1.0 punten minder dan verwacht.

Hoewel ik dit destijds niet heb opgemerkt, was dit een bevestiging van het nieuws een paar dagen eerder, ongeveer een week voor de vijftigste verjaardag van Moore’s Law. SemiEngineering meldde volgende [10]:
Intel is quietly delaying its process ramp at the 10nm node, according to multiple sources.

In an e-mail, a spokesman for Intel said: “We have not disclosed a schedule for our 10nm process and we won’t engage in speculation about it.”

In March, though, Intel was supposed to make fab tool buys for high-volume manufacturing at 10nm, sources said. But now, those purchases won’t happen until December of this year, according to sources.

The company is setting up a small pilot line for 10nm production in Oregon, but the 10nm production fab will actually be located in Israel. In 2008, Intel opened its second fab in Kiryat Gat, Israel. That plant, Fab 28, is a high-volume manufacturing fab, which runs 300mm wafers on a 45nm and below process technology. That fab is being upgraded and expected to run 10nm technology.
Dit gerucht is dus effectief correct gebleken. Om het verhaal af te maken kwam Intel na Q2 officieel met de melding dat 10nm is uitgesteld tot de tweede helft van 2017, afhankelijk van hoe je telt komt dat op zes tot twaalf maanden uit, dus pakweg de negen maanden waarover het SE sprak. Bij de bekendmaking van de Q3-cijfers liet CFO Stacy Smith weten dat in Q4’15 de start-up costs écht zouden beginnen, een jaar later dan gepland. Uit de Q2-aankondiging van Kabylake en 10nm:
The last thing I'd like to share with you is an update related to our 10-nanometer technology transition. Just last quarter we celebrated the 50th anniversary of Moore's Law. In 1965, when Gordon's paper was first published, he predicted a doubling of transistor density every year for at least the next 10 years. His prediction proved to be right. And in fact, in 1975, looking ahead to the next 10 years, he updated his estimate to a doubling every 24 months. These transitions are a natural part of the history of Moore's Law and are a by-product of the technical challenges of shrinking transistors while ensuring they can be manufactured in high volume.

As node transitions lengthened, we adapted our approach to the Tick-Tock method, which gave us a second product on each node. This strategy created better products for our customers and a competitive advantage for Intel. It also disproved the death of Moore's Law predictions many times over. The last two technology transitions have signaled that our cadence today is closer to 2.5 years than two.

To address this cadence, in the second half of 2016 we plan to introduce a third 14-nanometer product, code named Kaby Lake, built on the foundations of the Skylake micro-architecture but with key performance enhancements. Then in the second half of 2017, we expect to launch our first 10-nanometer product, code named Cannonlake. We expect that this addition to the roadmap will deliver new features and improved performance and pave the way for a smooth transition to 10-nanometers.
Daarmee is het verhaal echter nog niet gedaan. Eerst wil ik nog iets kwijt over deze aankondiging, en dan eindig ik met een potentieel negatievere noot.

Het eerste wat je je kan afvragen is waarom het uitstel meteen richting een jaar gaat terwijl er over 2.5 jaar wordt gesproken. Daarnaast is deze aankondiging door de media cynisch de overstap naar Tick-Tock-Tock genoemd, met dus twee architecturen en drie jaar per procedé. Dit heeft Brian Krzanich tijdens de Q&A echter resoluut ontkracht, en Intel wilt het zelf dus niet zo noemen. Om zijn woorden aan te halen.
Timothy M. Arcuri - Cowen & Co. LLC
Thanks a lot. And then I guess just as a follow-up, is the push-out on 10-nanometer, can you give us just a little color in terms of what's really happening there? Is that simply the result of Broadwell having pushed out, or is there something specific to 10-nanometer that is causing it to push? Thanks.

Brian M. Krzanich - Chief Executive Officer & Director
No, I'd call it similar to what happened on 14-nanometer. Remember, on all of these technologies, each one has its own recipe of complexity and difficulty, 14-nanometer to 10-nanometer same thing that happened from 22-nanometer to 14-nanometer. The lithography is continuing to get more difficult as you try and scale and the number of multi-pattern steps you have to do is increasing. This is the longest period of time without a lithography node change. So we're assuming 10-nanometers does not have EUV [Extreme Ultra-Violet] for our technology; that combined with just the other material science changes you do with the new technology.

And then you look at the pattern we've been having with the same kind of sets of conditions, which was the 22-nanometer technology and the 14-nanometer technology. And we said those took about 2.5 years. And the feedback from our customers that said, look, we really want you to be predictable. That's as important as getting to that leading edge. We chose to actually just go ahead and insert; since nothing else had changed [with lithography], insert this third wave [Kabylake].

When we go from 10-nanometer to 7-nanometer, it will be another set of parameters that we'll reevaluate this. We'll always strive to get back to two years. And we'll take a look at what's the maturity of EUV, what's the maturity of the material science changes that are occurring, what's the complexity of the product roadmap that we're adding, and make that adjustment out in the future here. So, we took a snapshot of the 14-nanometer to 10-nanometer transition. We looked at the history, and we said let's be very predictable and do the best thing for shareholders and for our partners and customers.
Ik neem aan dat dit dus is hoe het einde van Moore’s Law eruit ziet. In het verleden hoorde ik steeds dat het einde van Moore’s Law zou komen omdat het te duur zou worden in plaats van dat het onmogelijk zou worden. Dit is deels correct, maar ik denk dat het beter is om te zeggen dat het gewoon te moeilijk wordt om die twee jaar aan te houden. Wat je dus ziet is dat het langer en in de toekomst nog langer zal duren. Dat is niet per se negatief aangezien het de deuren opent voor andere aanpakken dan puur dimensies schalen, en daarnaast mag je niet vergeten dat het sneller en zuiniger maken van een transistor een heel andere uitdaging is die niet per se van Moore’s Law afhankelijk is. Zoals gezegd zijn er tonnen ideeën voor het toekomstige schakelaars, al dan niet CMOS. Bijvoorbeeld Mark Bohr vindt spintronics een interessante mogelijkheid [11]. Dus hoeveel tijd er tussen 10nm en 7nm zal zitten is nog onbekend.

Voor ik het negatieve gerucht over de release van 10nm kan melden moet ik volgende quote tonen. Ik laat opnieuw Brian Krzanich aan het woord.
I think first, John, I'll just say, we believe, even with this 2017, our lead in Moore's Law will not change dramatically. We believe we'll continue to lead with roughly the same leadership position that we have today. We base that on, one, what really counts when I talk about 2017, that's not samples, that's not small volume. That's converting over to Cannonlake and producing a large percentage of our CPUs in volume in the second half of 2017. So there's a bit of definition. When we say second half of 2017 we're talking about millions of units and large volumes.

And then as you said, there's this definitional difference, right. This will be now our third generation of FinFETs by then. It will have several other transistor enhancements. And we believe if you take a look at the scaling, it will be quite strong relative to the normal scaling parameters that occur with the Moore's Law transition. I'm not going give you the exact numbers right now. But we think if you combine all those together, our leadership position doesn't change, even with this date.
Wat ik aan zijn uitleg nog wil toevoegen is dat de twee andere belangrijke bedrijven, Samsung en TSMC, met exact dezelfde problemen geconfronteerd worden, maar meer over hen in volgende stuk.

Wat me op dit ogenblik interesseert is zijn stelling dat er miljoenen 10nm-producten beschikbaar zullen zijn, wat je bij de twee anderen kunt betwijfelen, misschien afgezien van Apples A11(X) zoals dit jaar A9(X). Helaas is echter in tussentijd een gerucht opgedoken dat Kabylake hoofdzakelijk pas begin 2017 beschikbaar zal zijn, met uitzondering van KBL-U/Y [12]. Bij het schema van één product per jaar dat BK verkoos betekent dit dat 10nm misschien nog meer is uitgesteld. Misschien zou het puur nog met 14nm te maken kunnen hebben, maar ook Intels hoofd van de client group, Kirk Skaugen, heeft aangegeven dat het niet goed was om enerzijds meteen van HSW naar SKL te gaan op de desktop en anderzijds zowel Broadwell als Skylake in 2015 uit te brengen voor de laptop.

We zullen zien of er meer informatie beschikbaar komt op 19 november.

Wat is 10 nanometer?
Wie mijn vorig artikel heeft gelezen, heeft hopelijk onthouden dat niet elke 14nm of 10nm gelijk gemaakt is. Mijn vorig artikel besprak vooral 14/16nm, terwijl ik hier de brug met 10nm wil slaan. Ik begin met de feature size en herneem een plaatje:

http://xtreview.com/images/6deformation.jpg
http://xtreview.com/images/6deformation.jpg

TSMC 16nm+ = 80 * 64 = 5120
Samsung 14nm = 4992
Intel 14nm = 70 * 52 = 3640

Aan de hand van enkele gegevens die TSMC en Samsung gepubliceerd hebben kunnen we de vergelijking doortrekken naar 10nm, onder voorbehoud.

Half september meldde TSMC dat haar 10nm een grootte van 0.52x die van 16nm zou zijn [13]. Laat ik voor het optimistische gemak aannemen dat de vergelijking met 16nm+ wordt gemaakt die ietsje dichter is. Om te illustreren dat TSMC ook geen gratis lunch krijgt:
The bad news is the 10nm process requires triple patterning and an entire new EDA design flow, said Rahul Deokar, a product management director from Cadence in a separate talk. “There’s an explosion in physical design rules by an order of magnitude,” he said.

Cliff Hou, vice president for design technology at TSMC was more conservative. He estimated engineers working in the 10nm node will face more than 5,000 design rules compared to 4,000 at 16nm and less than 2,000 in the 28nm node.
Wie al wilt extrapoleren tot 7nm:
TSMC has made a working SRAM at 7nm, Sun reported. The node should deliver 40-45% less area and either 10-15% higher speeds or 25-30% lower power than the 10nm node, he said.

EETimes heeft enkele dagen geleden een artikel gepubliceerd dat de belangrijkste presentaties van ISSCC belicht in februari 2016. Samsung gaat haar 10nm uit de doeken doen.

Samsung will deliver several papers including ones detailing advances in DRAM and flash memory chips. But it’s most significant paper will describe a 128Mbit embedded SRAM made in a 10nm FinFET technology.

ISSCC organizers said the device has “the smallest [SRAM] bitcells to date,” measuring 0.040μm for a high density (HD) and 0.049μm for a high current (HC) version. The designs sport “integrated assist circuitry that improves Vmin for the HD and HC bitcells by 130mV and 80mV, respectively,” according to the ISSCC program released Monday.

“Compared to Samsung’s 14nm SRAM at 0.064μm2, the 10nm cell is a 0.63X shrink, certainly less than ideal," said David Kanter a microprocessor analyst for The Linley Group and Real World Technologies.

“Compared to Intel's 14nm SRAM cell at [spoiler] μm2, Samsung's cell is about a [spoiler]X shrink, a consequence of the fact that Samsung didn't shrink their metal rules between 20nm and 14nm,” said Kanter. “I'd expect Intel's 10nm SRAMs to be much smaller, but they aren't sharing that information yet,” he added.

TSMC, one of Samsung’s closest rivals in chip making, announced its 10nm process announced earlier this year. The Taiwan foundry is said to be gearing up the process to make the SoC inside Apple’s next-generation iPhone. Samsung and TSMC split Apple’s current iPhone SoC business, according to reports.
Tot slot Intel. Voor Intel neem ik 0.53x, hetzelfde als 14nm, aangezien Intel heeft aangegeven beter te willen doen dan de trend, net als bij 14nm. Houd er in elk geval rekening mee dat het beste is wat je kan verwachten.

Met deze informatie kunnen we de getallen verder aanvullen, en ik zal ook die van de SRAM cell sizes geven. (Wie goed oplet kan opmerken dat mijn extrapolatie van de oppervlakte van de transistor voor Samsung gebeurt onder de aanname dat de schaling op vlak van SRAM gelijk is aan die van metal pitch x gate pitch, maar wie het narekent voor bijvoorbeeld Intels 22->14nm, zal zien dat het exact klopt.)

Intel 22nm = 7200
TSMC 16nm+ = 80 * 64 = 5120
Samsung 14nm = 4992

Intel 14nm = 70 * 52 = 3640
Samsung 10nm = 3145F
TSMC 10nm = 2662F

Intel 10nm = 1856F
TSMC 7nm = 1517F

(Noot: William Holt toonde op de IM een vernieuwde slide met onderscheid van TSMC en Samsung op basis van wat zij hebben bekendgemaakt, waarbij ze beiden op een haar na dezelfde plaats belandden. Wellicht zit er dus een fout ergens in mijn berekening, maar als benadering zou het wel nog steeds redelijk moeten zijn.)

Voor TSMC’s 7nm heb ik een -43% genomen, wat tussen de verwachte 40 en 45 ligt. Wat verder zou moeten opvallen, en wat ik heb proberen aan te tonen door ze te groeperen, is dat wat anderen 10nm noemen, eigenlijk opvallend dicht bij Intels 14nm ligt. Hetzelfde geldt uiteraard ook voor 7nm.

Een terugkerend thema ook wanneer we naar de performance en power kijken. Op dit moment hebben zowel TSMC als Samsung aangegeven (2015) dat er 10nm gewoon een tweede node met een, weliswaar verbeterde, FinFET komt. Dus met een Si fin/channel. Hoewel 7nm nog heel vaag is, wil ik wel even wijzen op die “10-15% higher speeds or 25-30% lower power” van 7nm, terwijl TSMC bij zowel 16nm als 10nm meer dan 40% claimt (uiteraard op laag voltage). Dat lijkt te wijzen op een nieuwe FinFET met weinig ingrijpende veranderingen, zoals channels die SiGe worden in plaats van Si. In 2014 leek het bij TSMC nog niet helemaal beslist [16]:
"We are in early development of 7nm and we are narrowing down the options," Sun said.
Ook op SemiEngineering heb ik het gevoel dat III-V bij de foundries pas voor hun 5nm-node op tafel ligt. Dat zou ongeveer overeenkomen met volgende slide van Applied Materials.

http://files.itproportal.com/wp-content/uploads/photos/different-transistor-topologies-2_fullwidth.jpg
http://files.itproportal....opologies-2_fullwidth.jpg

En voor wat het waard is, ook op SemiEngineering heb ik het gevoel dat er weinig optimisme is voor III-V bij foundries voor 7nm [20]. SE maakte in juli dit jaar melding van het Leuvense Imecs laatste roadmap. Het lijkt dus de vraag te zijn of III-V überhaupt gebruikt zal worden.
For example, in Imec’s previous roadmap from a year ago, there were three transistor candidates for 7nm: gate-all-around nanowire FETs; quantum-well finFETs; and SOI finFETs. Today, in Imec’s most recent roadmap, there are two basic options for 7nm—the finFET and the lateral gate-all-around nanowire FET. Both options could use either bulk CMOS or silicon-on-insulator (SOI) substrates.

The industry currently is leaning toward the finFET at 7nm. Nanowire FETs provide better electrostatics than finFETs, but they are more difficult to make. Basically, the lateral nanowire FET is a finFET with a gate wrapped around it.

Last year, meanwhile, Imec also listed several transistor options at 5nm—III-V finFETs; nanowire FETs; quantum-well finFETs; SOI finFETs; tunnel FETs; and vertical nanowires.

Today, the lateral nanowire FET is the sole option at 5nm, according to Imec. Vertical FETs, TFETs and the other technologies have been pushed out to 3nm.
Het ziet er dus naar uit dat Intel helemaal niet de enige is die uitstel doet van dingen. Applied Materials heeft verder nog iets te zeggen over de nanowire FET’s, maar is het verder eens met Imec.
“For 7nm, you could envision the silicon wires themselves being somewhere near 5nm. The space between them is somewhere between 10nm and 12nm,” Chudzik said. “The first introduction would be silicon-based. III-V is a different story. That material set has its own problems that need to be worked out.”
The lateral nanowire FET, according to Chudzik, is an evolutionary step from the finFET. “Gate-all-around is a pretty attractive option for 7nm or 5nm,” he said. “By 5nm, everyone will be on gate-all-around. Maybe some of the market leaders will be a node ahead of that.”
Ook de kosten gaan trouwens niet minder worden. Als je terugdenkt aan de slide van prijs per mm˛ wafer, dan gaat die volgens schattingen van minder dan $1B voor 10[0].000 wafers per maand verhogen tot wel $2B, oftewel van 10k tot 20k per wafer.

Om op te sommen. Het ziet er dus naar uit dat de foundries de FinFET tot en met 7nm redelijk ongemoeid zullen laten, met hoogstens de introductie van SIGe of met wat geluk Ge channels/fins, al is III-V niet uit te sluiten; in het artikel zegt Banna van GF dat de finFET bij 7nm uitgebreid zou kunnen worden met Ge en III-V. Bij 5nm kan de stap gemaakt [25] worden [26] naar de lateral nanowire of horizontale Gate All Around (GAA), al dan niet met III-V. Het is ook mogelijk dat men tot 5nm (~Intels 7nm) de finFET blijft gebruiken en uitbreidt met III-V, om pas op 3nm over te stappen op een horizontale of dan wellicht verticale GAA.

Nog een laatste argument voor mijn thesis. Er is al een 7nm-chip geproduceerd, namelijk door IBM, waar de marketingmachine dankbaar gebruik van heeft gemaakt [21] en waar ook Tweakers over berichtte [22] (de reden dat ik er naar link is voor wie met de informatie uit dit artikel het bericht van Tweakers aan een kritische inspectie zou willen onderwerpen). De reden dat ik dit zo zeg is omdat ik hoop dat al mijn uitleg de lezer in staat stelt om in te zien dat IBM’s chip helemaal niet nieuwswaardig is. Het is een R&D-milestone zoals een andere. De reden dat IBM dit doet is allicht om investeerder te tonen dat ze niet ongerust moeten zijn over het weggeven van hun foundry samen met $1.5B aan Global Foundries, zoals de gerespecteerde Idontcare uitlegt [23]. En we hebben er letterlijk geen enkel idee van wat TSMC, Samsung en Intel in hun R&D-labs hebben draaien, dus zeggen dat IBM, dat helemaal niet koploper is bij Moore’s Law, de eerste 7nm testchip heeft die eigenlijk qua procedé ongeveer gelijk of zelfs inferieur is aan Intels 10nm, is natuurlijk flauwekul. Maar het is wel informatief gezien de informatie die is vrijgegeven.

De testchip werd geproduceerd met quadruple patterning of EUV, heeft een channel van SiGe. Hij is een voorsmaakje voor wat men zal introduceren.
“The IBM Research alliance's work focuses on technology that can be used towards IBM’s and our partners’ product needs. The 7nm node defined by the IBM alliance and the test chip produced here are towards the same goal and is expected to meet technology requirements for products.”
Verder wordt er nog verteld dat de transistor pitch 30nm is. Het lijkt me hier echter over de fin pitch te gaan, aangezien het 10nm-proces van IBM een pitch van 64nm heeft. Ter vergelijking, de fin pitch van 14nm is 42nm, en zal bij 10nm dus ongeveer 29-30nm zijn als de 0.7x van bij 22->14 wordt aangehouden.

Als dat ook zo bij Samsung en TSMC zou zijn, en gezien Samsung lid is van de Common Platform Alliance en eraan heeft meegewerkt, zou dat wel eens plausibel kunnen zijn, zou Intels voorsprong op gebied van transistorinnovatie wel eens sterk behouden kunnen blijven.
http://www.mondaynote.com.../348_intel_transistor.png

Van Intel denk ik immers dat weinig mensen verwachten dat 10nm gewoon maar een iteratie van FinFET zal zijn. Daarvoor zijn gewoon te veel hints verschenen die op iets anders wijzen. Ten eerste heb je Paul Otellini die in 2009 bij 45nm aangaf dat er nog maar 3 generaties met silicon zouden verschijnen, waarna het post-silicontijdperk inging. Vervolgens heb je bijvoorbeeld deze comment van William Holt vorig jaar:
“That still is 3 and a half years that we have built and experience and also shipping. I'm not going to tell you what the next innovations are, but our roadmap is full, because to continue to improve transistors, you have to make substantial improvements. And we plan to do that, while other people are working on perfecting their FinFET devices, and we're gonna be moving on to looking at what comes next.”
Verder heb je in het interview met Mark Bohr in [11] nog een hint en ook Brian Krzanich heeft al heel duidelijk gehint (eerder al gequotet) dat er materials science changes zullen zijn. Tot slot heb je nog de regelmaat van elke twee nodes, het feit dat Intel er al heel veel jaren onderzoek naar doet en de publicaties en presentaties van Intel zelf, dat zo vroeg als in 2011 al mooie dingen had bereikt [15]. Dit heeft de gerespecteerde David Kanter van Real World Technologies doen bewogen enkele voorspellingen te maken (voor de technische details zie bron) [14].

Intel zal bij 10nm naar alle waarschijnlijkheid de overstap maken naar een III-V-halfgeleider en Germanium voor de channels, voor respectievelijk n-type en p-type. Wellicht zou Intel daarnaast gebruikmaken van een Quantum Well bij de FinFET, een soort alternatief voor SOI dat niet populair is gezien de kosten en mindere dichtheid. Het is wellicht nog te vroeg voor Gate All Around, dat je dichter bij 5nm of eventueel 7nm kan verwachten. Wat dit in de praktijk voor voordelen zal hebben is onbekend, maar het is een grote en noodzakelijke volgende stap om Moore’s Law te blijven volgen vanop de eerste plaats.

Je zou ook minder optimistisch kunnen zijn en denken dat 10nm gewoon een derde generatie FinFET is. Misschien dat Intel naar aanleiding van de problemen wat features uit 10nm genomen? Dat lijkt me niet erg waarschijnlijk gezien je dan nog steeds niet rond de lithografie kunt. En het is maar de vraag of het überhaupt mogelijk is zo laat nog veranderingen aan te brengen op een roadmap die een decennium in voorbereiding is. Zoals we bij 14nm hebben gezien is Intel vastberaden om ondanks de moeilijkheden grote verbeteringen elke node te blijven toevoegen; 14nm heeft in de praktijk een 2.2x hogere dichtheid. Zie ook het eerdere commentaar van William Holt, Paul Otellini, of in juli na Q2 Brian Krzanich die zei, zoals reeds aangehaald, dat de moeilijkheid was door “that [lack of EUV], combined with just the other material science changes you do with the new technology”. En iets verder:

We'll always strive to get back to two years. And we'll take a look at what's the maturity of EUV, what's the maturity of the material science changes that are occurring, what's the complexity of the product roadmap that we're adding, and make that adjustment out in the future here.

Intel lijkt dus liever de uitrol van procedés te vertragen dan aanpassingen te maken. Dit misschien in tegenstelling tot TSMC, dat wel een aantoonbaar antecedent heeft van ofwel liever ofwel negatieve aanpassingen doen. TSMC’s 10nm was in 2014 (tot zo’n drie jaar voor productie zou starten) namelijk heel wat beter dan de cijfers die ik eerder aangehaald heb [19]. Volgens de president van R&D:

He noted that the 10nm process can provide a 25% performance increase, a 45% power reduction, and a 2.2X gate density increase over 16FF+. Sun added that 10nm can shrink the SRAM cell size by more than half.

Herinner je dat 10nm in werkelijkheid ‘slechts’ 0.52x gaat zijn, al is dat nog steeds respectabel. Mijn beste gok lijkt in elk geval dat de historische trend verdergezet zal worden, met een nieuwe innovatie elk tweede bolletje:

http://images.anandtech.com/doci/8991/Slide%206%20-%20Process%20Innovation.png
http://images.anandtech.c...0Process%20Innovation.png

Of misschien houdt FinFET het langer uit. Ik sta uiteraard open voor alternatieve hypotheses. In het artikel van AnandTech over ISSCC zei de auteur volgende:

10 nm will come with innovation, and getting down to 7 nm will require new materials and processes which Intel wants to promote as a progressive integration between process development and the product design teams. New materials and device structures are key elements on that list, and while III-V materials were discussed in the ISSCC preview, no exact details were given.

Ik zou hier nog niet al te veel in zien aangezien de andere bedrijven 7nm gebruiken voor de dichtheid die bij Intel eerder 10nm heet zoals reeds uitgelegd. Dus als er discussie is op een conferentie over 7nm, kan Intel al dan niet impliciet eigenlijk praten over hun 10nm. Zij zijn immers degene die in talrijke slides op het verschil hebben genoemd en zeggen dat anderen hun 10nm vergelijkbaar is met Intels 14nm. Dit verschil kwam mooi naar voor in een interview met Mark Bohr van SemiEngineering [11] dat vooral contacten heeft met foundries als GlobalFoundries en Samsung. De vraag was dus:
SE: At 7nm, the industry may need to use III-V materials in the channels to boost mobility. In general, what’s the status of III-V technology?
Hierop gaf Mark Bohr een objectief beschrijvend antwoord over de problemen met III-V. Daarop vroeg SE:
SE: Some say the III-V materials have been pushed out or delayed. Any thoughts on that?
En hoewel SE in heel het interview geen woord over 10nm heeft gezegd, antwoord Bohr:
Bohr: Other companies may choose to push out the adoption of III-V, because all of the problems have not been solved for the 10nm generation. Tool readiness doesn’t seem to be the issue. It’s mostly device physics.
Hij zegt dus dat andere bedrijven de zouden kunnen uitstellen naar de 7nm-generatie omdat niet alle problemen opgelost zijn. Hoewel hij niets over Intel zelf zegt, uiteraard, zou je het wel als subtiele, misschien zelfs onbewuste hint kunnen zien. Misschien gaan we in februari al een tipje van de sluier zien van de beslissingen die het bedrijf heeft gemaakt, want Intel houdt dan een presentatie die door EETimes als volgt wordt beschreven:
Intel may shed a little light on the increasing difficulty and costs making next generation chips in a keynote at the event. William M. Holt, general manager of Intel’s manufacturing group, will give a talk entitled, “Moore’s Law: A Path Forward.”

A description of the talk admits “there are growing concerns and doubts over the vitality of Moore’s Law going forward, given the scaling challenges we face.” Besides describing Intel’s current 14nm process, the “talk will also discuss some leading technology options on the horizon beyond CMOS and their potential design benefits in advancing Moore’s Law well into the future. Novel 3D heterogeneous integration schemes and new memory technologies will be discussed for their potential in optimizing the memory hierarchy and addressing bandwidth challenges in processor performance and power,” according to the ISSCC materials.
Wat er na 10 en/of 7nm komt voor Intel is allerminst duidelijk. De kans is groot dat Intel bij 5 of 7nm de overstap maakt naar de verticale GAA. Voor de interconnect is Intel onder andere naar het kijken naar on-chip photonics en Carbon Nanotubes (CNTs).

http://diit.cz/sites/default/files/styles/custom/public/intel_10nm_2015_02.png
http://diit.cz/sites/defa...ic/intel_10nm_2015_02.png

Over de releasedatum ga ik niet te veel speculeren, maar ik zou van bedrijven als Qualcomm en AMD in 2017 gewoon een tweede generatie op 14/16nm verwachte, al dan niet met uitzondering van Apple en Intel.

Om dit deeltje af te sluiten heb je nog de SRAM-groottes van me te goed.

Company / regular density / high density

Intel 22nm = 0.108µm˛ / 0.092µm˛ (high density)
TSMC 16nm = 0.07µm˛ (high density)
Samsung 14nm = 0.080µm˛ / 0.064µm˛ (high density)
Intel 14nm = 0.0588µm˛ / 0.0500µm˛
Samsung 10nm = 0.049µm˛ / 0.040µm˛
TSMC 10nm = 0,0364µm˛F (high density)
Intel 10nm = 0.0312µm˛F / 0,0272µm˛F (met schaling van 1.84x net als 22->14 bij high density)
TSMC 7nm = 0.0207µm˛F (high density / -43%)

F = Forecast

Klik voor deel 2

Volgende: 10nm - Intel en Innovatie (2/2) 11-'15 10nm - Intel en Innovatie (2/2)
Volgende: A Comparison of Mind and Computer: Could a computer have a mind? 11-'15 A Comparison of Mind and Computer: Could a computer have a mind?

Reacties


Door Tweakers user Sissors, zondag 22 november 2015 11:06

Het verbaasd me dat Intel zegt dat ze nog zulk kosten besparingen per transistor halen uit nieuwere procedés, doen ze blijkbaar toch iets goed, want van andere lees en hoor ik vaak dat na 28/22nm je voor kosten/transistor je niet meer naar het nieuwste procedé hoeft te rennen, enkel voor energieverbruik/performance. (En dat is uitgaande van dat je meeste energieverbruik dynamisch is).

Door Tweakers user witeken, zondag 22 november 2015 11:59

De reductie van prijs per transistor is bij dezelfde yields. Zolang Intel 14nm niet op het niveau van 22nm krijgt, gaat de vermindering niet zijn zoals hier, maar krijg je iets wat eerder lijk op dit. De prijs per transistor die ARM en Intel bijvoorbeeld aangeven, is niet theoretisch maar is wat een bedrijf effectief aan TSMC moet betalen.

Door Harm, maandag 23 november 2015 09:01

Hoi Witeken,

Dank voor je artikels!

Ondanks het (leuke) filosofische aan het begin, ben ik als lezer wel benieuwd wat jouw reden is om dit te schrijven: Ben je een enthousiasteling? Heb je zelf aandelen Intel? Of erin gewerkt misschien?

Door Tweakers user witeken, maandag 23 november 2015 16:04

Mijn reden om dit te schrijven is puur interesse. Ik heb geen aandelen ;). Ik vind wetenschap en technologie gewoon interessant. Vooral de complexiteit van de halfgeleiderindustrie spreekt me erg aan -- hoe het mogelijk is om miljarden chips tegen lage prijs te maken met elk ~miljarden transistors die praktisch perfect werken met hoge yields. Doordat ik er veel over lees, denk ik dat ik andere geďnteresseerden hier wel wat over kan vertellen. Niet alleen over halfgeleiders trouwens, ik heb nog wel wat ideeën in de pijplijn zitten.

Daarnaast, specifiek over dit. Ik lees nogal vaak dat mensen Intel niet innovatief vinden o.i.d., wat me eigenlijk wel stoort gezien ik denk ik vrij objectief kan zeggen dat dat niet zo is.

Reageren is niet meer mogelijk